導入台積電2奈米　創意HBM4E矽智財設計定案AI晶片採用

（中央社記者張建中新竹22日電）特殊應用晶片（ASIC）廠創意電子今天宣布，HBM4E實體層（PHY）與控制器矽智財（IP）已完成設計定案，並獲客戶人工智慧（AI）ASIC採用。

創意今天發布新聞稿表示，旗下HBM4E PHY與控制器IP是採用台積電最先進的強化版2奈米（N2P）製程與CoWoS-L封裝技術。

創意指出，HBM4E IP可將資料傳輸速度提升至16Gbps，同時提供領先業界的功耗效率與超小面積。透過專有的矽中介層（interposer）布線技術，這IP針對訊號完整性與電源完整性進行最佳化，並可支援多種台積電CoWoS封裝架構。

為支援3D系統整合單晶片（SoIC）架構，創意表示，HBM4E IP提供專為台積電SoIC-X技術設計的face-up版本。IP整合專用矽穿孔（TSVs），以支援訊號輸出與輸入，以及向上層晶片提供電源，為複雜的3D整合架構建立完整的連接路徑。

創意指出，HBM4E在頻寬與系統層級效能方面，為新一代AI加速器帶來重大突破。透過整合創意的face-up HBM、face-up UCIe與GLink-3D IP，創意提供完整的3D SoIC架構介面IP解決方案，使客戶能夠無縫整合HBM、小晶片（Chiplet）與3D堆疊，並充分發揮最先進製程技術的效能。（編輯：林淑媛）1150922